MOS集成電路中的寄生效應
在MOS集成電路中，除了電路設計中需要的MOS管外，還存在著一些不需要的寄生MOS晶體管和電容，它們將給集成電路的正常工作帶來不利的影響，下面將介紹這些MOS集成電路中的寄生效應。
（1）寄生MOS管
MOS集成電路中，當電路鋁引線串過兩個擴散區(qū)時(例如地鐵式布線)，就在這條鋁引線之下形成一個寄生MOS管。如圖4-4所示。
圖中襯底為P型硅，擴散區(qū)為N+，當鋁引線上加正電壓并當正電壓高于開啟電壓時，在兩個N+擴散區(qū)之間即形成寄生的N-MOS管。
兩個擴散區(qū)本來是兩條不同的電路引線，結果被寄生MOS管所連通?？梢娂纳鶰OS管會給電路帶來不良影響。
為了防止寄生MOS管效應，在集成電路設計時,要盡量避免鋁引線橫跨兩個擴散區(qū)，必不可免時，也要加大擴散區(qū)間隔,以減小寄生MOS管的寬長比,增大它的導通電阻。
或者在工藝上增加二氧化硅層的厚度，使得正常運用時寄生MOS管不至導通。
（2）寄生電容
MOS集成電路中的寄生效應：MOS集成電路中除了MOS管本身具有的MOS電容外,還存在著一些寄生電容，主要寄生電容有Cgs: MOS管柵極與源區(qū)之間寄生電容。Cgd: MOS管柵極與漏區(qū)的寄生電容。
這是由于柵極金屬要交疊覆蓋一部分源漏區(qū)而形成的(參見圖4-5( b)),其數值大約為0.03PF/μm°。
另一種寄生電容是源漏極之間的Cds。 Cds包括寄生MOS管電容;源漏區(qū)對襯底的PN結電容和金屬引線與擴散區(qū)之間的電容。寄生電容中對MOS管特性影響最大的是柵極與漏極之間的寄生電容Cgd,因為它會對信號起負反饋作用(參見圖4-5(c))。
（3）MOS集成電路中的襯底效應
MOS集成電路中的寄生效應：在MOS晶體管中，通常源極是和襯底接在一起的，它們具有相同的電位。
但是，在MOS集成電路中，所有的MOS管都是制作在同一襯底硅片之上的，襯底是公共的。顯然各個MOS管的源極不可能全與襯底相連,否則就會造成部分MOS管的短路,影響構成電路。
MOS集成電路中，襯底接在一定電位上( N-MOS襯底接電路中最低電位點,P-MOS襯底接電路中最高電位點)，以保證各MOS管之間的“隔離”。
這樣就使得MOS集成電路中某些MOS管的襯底電位與源極電位不再相同了，形成了襯底與源極之間偏壓VBS。
很顯然，VBS是這些MOS管襯底與源極之聞的反向偏壓。故源極與襯底之間的耗盡層比村底與源極相連時要加寬。從而造成MOS管開啟電壓的變化。以N-MOS反相器為例，開啟電壓Vr與襯源偏壓VBS之間關系如圖4-6所示。
從圖中可以看出，對N-MOS管襯源電壓VBS增加時，開啟電壓Vr也要加大。在電路設計上VBS對開啟電壓變化量⊿Vr的影響可以用下面近似公式估算:
需要指出:MOS集成電路中存在襯底效應并不是一件壞事，恰當地利用襯底效應可以制造出增強型MOS管。
因為選用低電阻率(高摻雜)的P型硅片制造N型增強型MOS管會增加各擴散區(qū)的勢壘電容，影響電路工作速度，而選用高電阻率的P型硅；
由于工藝上難以使二氧化硅層中的正電荷(例如鈉離子沾污)完全消除,因而很難形成增強型MOS管在MOS集成電路中，襯底不接地電位，而是接在另外一個負電源上，這樣襯底與管子源極之間就存在著一個負電壓(如圖4-7所示),使管子獲得一個開啟電壓值，從而得到增強型N-MOS管。
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